Ewaluator Faza zegara wyjściowego używa Output Clock Phase = 2*pi*Napięcie sterujące VCO*Zysk VCO do oceny Faza zegara wyjściowego, Formuła Faza zegara wyjściowego jest zdefiniowana jako ilość czasu potrzebna od zegara na pinie układu FPGA do sygnału wyjściowego w układzie FPGA. Faza zegara wyjściowego jest oznaczona symbolem Φout.
Jak ocenić Faza zegara wyjściowego za pomocą tego ewaluatora online? Aby skorzystać z tego narzędzia do oceny online dla Faza zegara wyjściowego, wpisz Napięcie sterujące VCO (Vctrl) & Zysk VCO (Kvco) i naciśnij przycisk Oblicz.