आउटपुट घड़ी चरण मूल्यांकनकर्ता आउटपुट क्लॉक चरण, आउटपुट क्लॉक फ़ेज़ फॉर्मूला को FPGA के पिन पर घड़ी से लगने वाले समय के रूप में परिभाषित किया गया है, FPGA पर आउटपुट सिग्नल के लिए। का मूल्यांकन करने के लिए Output Clock Phase = 2*pi*वीसीओ नियंत्रण वोल्टेज*वीसीओ लाभ का उपयोग करता है। आउटपुट क्लॉक चरण को Φout प्रतीक द्वारा दर्शाया जाता है।
इस ऑनलाइन मूल्यांकनकर्ता का उपयोग करके आउटपुट घड़ी चरण का मूल्यांकन कैसे करें? आउटपुट घड़ी चरण के लिए इस ऑनलाइन मूल्यांकनकर्ता का उपयोग करने के लिए, वीसीओ नियंत्रण वोल्टेज (Vctrl) & वीसीओ लाभ (Kvco) दर्ज करें और गणना बटन दबाएं।