El evaluador de Fase de reloj de salida usa Output Clock Phase = 2*pi*Voltaje de control VCO*Ganancia VCO para evaluar Fase del reloj de salida, La fórmula de la fase de reloj de salida se define como la cantidad de tiempo que toma desde el reloj en el pin de la FPGA hasta la señal de salida en la FPGA. Fase del reloj de salida se indica mediante el símbolo Φout.
¿Cómo evaluar Fase de reloj de salida usando este evaluador en línea? Para utilizar este evaluador en línea para Fase de reloj de salida, ingrese Voltaje de control VCO (Vctrl) & Ganancia VCO (Kvco) y presione el botón calcular.