Linia opóźniająca sterowana napięciem w Projektowanie i zastosowania CMOS Formuły

Linia opóźniająca sterowana napięciem jest definiowana jako obwód opóźniający sterowany napięciem, składający się z obwodów opóźniających inwertera typu n w obwodzie pętli synchronizacji fazowej (PLL) oraz linii opóźniającej sterowanej napięciem (VCDL). I jest oznaczony przez ΔV_ctrl. Linia opóźniająca sterowana napięciem jest zwykle mierzona przy użyciu Wolt dla Potencjał elektryczny. Należy pamiętać, że wartość Linia opóźniająca sterowana napięciem to zawsze negatywny.