CMOS डिझाइन आणि अनुप्रयोग सूत्रे मध्ये व्होल्टेज-नियंत्रित विलंब लाइन

व्होल्टेज-नियंत्रित विलंब लाइनची व्याख्या व्होल्टेज-नियंत्रित विलंब सर्किट म्हणून केली जाते ज्यामध्ये फेज-लॉक्ड लूप (पीएलएल) सर्किटमध्ये एन-टाइप इन्व्हर्टर विलंब सर्किट आणि व्होल्टेज-नियंत्रित विलंब लाइन (व्हीसीडीएल) असते. आणि ΔV_ctrl द्वारे दर्शविले जाते. व्होल्टेज-नियंत्रित विलंब लाइन हे सहसा विद्युत क्षमता साठी व्होल्ट वापरून मोजले जाते. लक्षात ठेवा की व्होल्टेज-नियंत्रित विलंब लाइन चे मूल्य नेहमी नकारात्मक असते.